| 講演抄録／キーワード |
| 講演名 |
2024-08-05 11:25
アナログ-デジタル変換回路におけるダイナミック論理を活用した性能向上とその設計最適化の検討
○許 瑜昊・竹中理太郎・李 爍煒・張 浩明・飯塚哲也（東大） |
| 抄録 |
（和） |
本稿では、逐次比較（SAR; Successive Approximation Register）型アナログ-デジタル変換器（ADC; Analog-to-Digital Converter）において、内部の論理回路による速度性能のボトルネックを回避し、そのサンプリング速度を向上させ性能最適化を行う手法についての検討結果を示す。具体的には、スタティック型論理回路により設計されたデジタル制御回路におけるクリティカルパスを検出し、パス中の回路をより高速なダイナミック論理回路に置き換える事により速度および消費電力性能の最適化を行う。28nm CMOSプロセスで設計された10-bit SAR型ADCを例として用い、スタティック論理回路による2種類の設計を解析し、一部の回路をダイナミック論理回路に置き換える事による性能向上を実証した。回路シミュレーションにより2種類の論理回路によるADCの最大サンプリング周波数をそれぞれ513MHzから571MHz、625MHzから690MHzに向上できる事を示した。 |
| （英） |
This paper presents a study on performance optimization techniques for SAR ADC by addressing the bottlenecks in speed performance caused by internal logic circuits. Specifically, this study identifies the critical path in digital control circuits designed with static logic and optimizes speed and power consumption performance by replacing circuits in the path with faster dynamic logic circuits. Using a 10-bit SAR ADC designed in a 28nm CMOS process as an example, two designs are analyzed based on static logic and demonstrate performance improvements through the substitution with dynamic logic circuits. Circuit simulations showed that the maximum sampling frequencies of ADCs can be increased from 513 MHz to 571 MHz and from 625 MHz to 690 MHz by utilizing two types of logic circuits respectively. |
| キーワード |
（和） |
逐次比較型アナログ-ディジタル変換器 / ダイナミック論理回路 / 非同期ループ / / / / / |
| （英） |
SAR ADC / Dynamic Logic Circuits / Asynchronous Loop / / / / / |
| 文献情報 |
映情学技報 |
| 資料番号 |
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| 発行日 |
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| ISSN |
Online edition: ISSN 2424-1970 |
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