| 講演抄録／キーワード |
| 講演名 |
2024-03-27 15:30
クラスター化された複数周期クロックによるリチャージ制御と 最上位ビット読み出し動作により 3.36㎛ピッチを実現したSPADフォトンカウントイメージセンサ
○高塚挙文・小木 純・池田泰二・比津和樹・稲岡 豊・坂間俊亮・渡邉伊織・石川達也・島田翔平・鈴木淳貴（SSS）・前田英訓・戸嶋謙二（SCK）・野中裕介・山村祥史・小澤秀樹・古閑史彦・大池祐輔（SSS） |
| 抄録 |
（和） |
本論文はSPAD フォトンカウントイメージセンサの画素回路ピッチ縮小に関して2023 Symposium on VLSI Technology and Circuitsでの発表[8]を基に紹介する。3.36 µm ピッチの画素回路で高ダイナミックレンジ (HDR) 120dBのSPADフォトンカウントイメージセンサを実現した。従来、HDRを実現するSPADフォトンカウントイメージセンサでは10 µm 程度の画素回路ピッチが限界だったが、クラスター化された複数周期クロックによるリチャージ (CMCR) 制御と最上位ビット読み出し (MSB-Read) 動作により画素回路内のカウンタの8bit化を実現し、さらに振幅制限による微細Logic (22nm) の最大活用により、画素回路ピッチを大幅に縮小した。 |
| （英） |
This paper introduces the pixel front-end (PFE) circuit pitch reduction of SPAD photon count image sensor, which was reported at 2023 Symposium on VLSI Technology and Circuits [8]. A SPAD photon count image sensor with 120-dB High Dynamic Range (HDR) at 3.36 µm-pitch was realized. Conventionally, the SPAD photon count image sensor for realizing HDR has been limited to a PFE circuit pitch of about 10 μm, but the counter circuit in PFE circuit of 8 bits was realized by using a clustered multi-cycle clocked recharging (CMCR) technique with intermediate most-significant-bit readout (MSB-Read). Furthermore, the maximum utilization of the fine logic (22 nm) due to the amplitude limitation reduced the PFE circuit pitch. |
| キーワード |
（和） |
CMOSイメージセンサ / フォトンカウンティング / SPAD / 3次元積層 / 高ダイナミックレンジ / / / |
| （英） |
CMOS image sensors / photon-counting / ingle-photon avalanche diode / 3D stack / high dynamic range / / / |
| 文献情報 |
映情学技報, vol. 48, no. 15, IST2024-21, pp. 42-45, 2024年3月. |
| 資料番号 |
IST2024-21 |
| 発行日 |
2024-03-20 (IST) |
| ISSN |
Online edition: ISSN 2424-1970 |
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